Um ambiente de verificação reutilizável para um RISC

Este artigo da DVcon Europe apresenta um ambiente de verificação reutilizável desenvolvido para a verificação de um acelerador vetorial acadêmico baseado em RISC-V que opera com vetores longos.

Para ser utilizada em diversos projetos, esta infraestrutura pretende ser independente da interface utilizada para conectar o acelerador ao núcleo do processador escalar. A infraestrutura de verificação consiste em um Ambiente de Verificação Universal (UVM) que é capaz de validar o projeto realizando co-simulação das instruções vetoriais, bem como um conjunto de testes e uma infraestrutura automatizada de geração de testes, simulação e relatório de erros.

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